一种基于40nm高速SRAM的自定时电路设计

作者：魏芳伟; 张鹰

来源：微处理机, 2013, (03): 7-9.

• 静态存储器
• 时钟自校准电路
• 高速
• 低功耗 SRAM
• Tracking path
• High speed
• Low power

分析了SRAM自定时技术的原理,对40nm工艺条件下的自定时电路进行优化,大幅降低了位线电位差的波动幅度。分析对比了本设计与传统设计在0.7V～1.1V工作电压下的性能,使SRAM的读取速度提高了,功耗降低了,位线电位差增大了。文中SRAM采用SMIC40nm工艺,大小为36KB(X256Y4D36)。

• 单位
  电子科技大学